Инженер ПЛИС

ООО «СМИТ» — лидер в области разработки компьютерного программного обеспечения, активно работающий с ключевыми клиентами в ТЭК и госсекторе.

Ищем инженера, который одинаково уверенно чувствует себя в RTL-коде и в C++-моделях.

Вы будете проектировать обработку сигналов целиком — от математической модели на C++ до работающего железа, проверенного через анализатор. Комбинация RTL, ЦОС и высокопроизводительного C++ встречается редко, и именно она делает работу технически насыщенной.

Чем предстоит заниматься:

RTL-разработка:

• Проектирование цифровых модулей ЦОС на Verilog / SystemVerilog.

• Синтез, размещение и трассировка в Xilinx Vivado с контролем таймингов (SDC / XDC).

• Оптимизация дизайна по площади, быстродействию и энергопотреблению.

Верификация:

• • Написание самопроверяющихся тестбенчей в ModelSim.

• Разработка эталонных C++-моделей алгоритмов для сверки с RTL-кодом.

• Модульное тестирование на C++ (Google Test / Catch2), сборка через CMake / Make.

Отладка в железе:

• • Работа с встроенными логическими анализаторами: ChipScope, ILA, SignalTap.

• Анализ временных диаграмм, поиск и устранение проблем в реальном времени.

Алгоритмы ЦОС на FPGA:

• • Реализация фильтров (КИХ, БИХ, CIC, полуполосные), FFT, детекторов частоты и фазы (cross-product, arctan2).

• Следящие системы: FLL, PLL.

• Работа с комплексными I/Q-сигналами, децимация и интерполяция.

• Учёт эффектов квантования и выбор разрядности в фиксированной арифметике.

Интерфейсы и интеграция:

• • Настройка высокоскоростных интерфейсов: AXI, SPI, JESD204B, Ethernet, DDR-контроллеры.

Требования:

• Высшее образование (радиотехническое/программирование).

• Верilog / SystemVerilog на уровне написания синтезируемого RTL-кода и тестбенчей.

• Опыт работы с Xilinx Vivado / Vitis и симуляторами (ModelSim).

• Уверенное владение тайминговыми ограничениями (SDC / XDC).

• Продвинутое знание C / C++ (стандарты 11 / 14 / 17): шаблоны, STL, умные указатели, многопоточность, атомарные…